超导量子计算系统中的容错技术
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| 作者：陈子杰 1 孙麓岩 2,3,† 邹长铃 1,3,††
(1 中国科学技术大学 中国科学院量子信息重点实验室)
(2 清华大学交叉信息研究院)
(3 合肥国家实验室)
本文选自《物理》2023年第11期
摘要 随着超导系统中的量子控制技术日益成熟，量子纠错技术也在不断发展。最近，已有一些平台实现了超越量子纠错盈亏平衡点的里程碑式突破。然而，要实现最终目标——容错量子计算，仍需要拓展系统的维度并进一步压制噪声。文章以超导量子系统为例，首先介绍了四种实现容错错误症状测量的思路；以此为基础，讨论了实现容错量子计算的三个关键阶段以及各阶段所面临的挑战，包括超越盈亏平衡点、达到容错阈值和实现完备逻辑门操作。为了实现这些目标，将按照连通性从低到高归纳三种可能的拓展系统规模的方案。此外，还总结了实验上纠错技术的进展以及对连通性的探索，最后讨论当前关键的研究问题。
关键词 量子纠错，量子容错计算，超导量子系统，量子控制
在过去四十年中，利用量子特性进行计算、通信、传感、模拟等信息处理的潜力得到充分肯定，各种量子信息处理平台的操控水平也在逐渐发展 [1] 。包括超导电路 [2—10] 、冷原子 [11，12] 、离子阱 [13—15] 以及光学 [16] 在内的各种物理平台的系统规模以及控制精度都得到了巨大的提升。然而，在实际实验中，系统与环境之间的耦合以及控制的不完美等因素都会引入各种噪声，这成为当前系统性能提升的瓶颈。为了克服这些噪声的影响，Peter Shor在1995年借鉴了经典纠错码的思想，提出了利用冗余空间抵抗量子噪声的量子纠错码 [17] 。此后，量子纠错技术得到了广泛的关注和研究。随着纠错技术的不断进步，各种实验进展表明我们正进入纠错量子时代 [18] 。
不同物理平台所面临的噪声种类和强度存在差异。当前超导系统的噪声一般可以分为两种 [19] 。第一种是非相干噪声，它通常来源于系统与外界环境的耦合。例如，在系统测量和操控过程中与外界电路的耦合、在超导电路制备过程中不可避免引入的缺陷以及由杂散红外线或是高能射线激发的准粒子(quasi-particle) [20] 等。对于超导电路而言，这种类型的噪声通常引起超导比特的衰减(decay)和退相位(dephasing)，常用T 1 以及T 2 来描述；第二种噪声是相干噪声，它通常由系统中不同元件之间的串扰 [21] 、系统参数标定的误差以及系统控制过程的失真引起。
为了提升量子系统的性能，需要在硬件和软件的各个层次对噪声进行压制 [22] 。在硬件层面，可以通过超导芯片的设计、制备、材料 [23] 等方面减少与外界环境的耦合。而在软件层面，可以通过在控制脉冲的设计 [24] 、门操作的编译 [25] 以及算法 [26] 等方面对噪声进行容忍。在这些优化方法的基础上，量子纠错技术可以进一步提供通用且可拓展的错误压制能力，从而增强量子系统的性能。
量子纠错技术的通用性体现在其思路适用于绝大部分的物理系统。而根据具体物理体系的不同，量子纠错所需的拓展方式会有所差异。以超导系统为例，目前存在两种常见的架构。第一种是基于transmon比特阵列的架构 [7] ，第二种是基于高品质三维谐振腔的架构。第一种架构使用transmon中能量最低的两个能级进行物理比特的编码，单个物理比特态空间的拓展性有限，因而只能通过增加比特数量的方式进行拓展 [27，28] 。对于这种架构，目前常见的编码包括表面码(surface code) [7，29] 、颜色码(color code) [30] 、重复码(repetition code)、双轨码(dual-rail code) [31] 、完美码(perfect code) [32] 以及LDPC编码(low density parity check code) [33] 等。这些编码都可以用稳定子的形式进行描述 [34，35] ，因而均为稳定子码(stabilizer code)。其中表面码、颜色码等在实现编码和纠错的过程中需要实现某种形式的相互作用。这种相互作用可以等价于放置在一些拓扑结构之上的物理比特之间的近邻相互作用。如表面码的物理比特之间的相互作用就可以等价于在平面上放置的物理比特之间的近邻相互作用。因此，这些编码也被称作拓扑编码 [36] 。第二种是基于三维谐振腔的架构，不仅可以通过增加腔的数目进行拓展，还由于单个腔就具有无穷大的希尔伯特空间，因而可以有效使用单个腔的维度进行拓展。目前常见的编码为玻色编码(bosonic code) [37] ，包括猫态编码(cat code) [38] 、二项式编码(binomial code) [39，40] 以及GKP编码(Gottesman—Kitaev—Preskill code) [41] 等。这类玻色编码也适用于离子阱的运动模式的编码 [42] 。此外，这些编码之间还可以相互级联，如两能级物理比特或者是逻辑比特(qubit)可以编码成高维量子比特(qudit) [43] ，而玻色编码也可以级联表面码等编码 [44] 。
量子纠错技术的拓展性在于，当错误率足够低时，通过扩大纠错码的规模，理论上可以将错误压制到任意低的水平。尽管实际的纠错过程带有噪声，但是如果能够合理地设计纠错线路，使得过程中的错误不会扩散或被放大成为不可纠正的错误，则这些错误能在后续的纠错操作中得以纠正，即量子容错 [45] 。具体来看，若一个操作中的某个元件发生噪声，而操作最后输出的每一个逻辑编码比特中至多只有一个错误，则这种操作是容错的 [34] 。量子容错的实现需要每一轮纠错操作中噪声低于一定的阈值，而这个阈值就是所谓的容错阈值。容错阈值极度依赖于编码、纠错操作以及噪声模型。目前，比较乐观的估计是在去极化噪声作用下基于表面码的容错阈值约为1% [46] ，当前门操作水平已经超过这一阈值。
完整的纠错过程需要先进行错误症状测量。对于稳定子码而言，错误诊断就是在不破坏系统量子态的情况下对其稳定子的值进行测量。然后，根据测量结果推断系统所遭受的噪声，最后再进行纠正操作。因此，实现容错量子计算的前提条件之一是实现容错错误诊断 [34] 。根据所选取的编码以及系统连通性不同，图1总结了常见的四种容错错误诊断的思路。如图1(a)所示，对于表面码这一类拓扑编码而言，其具有强大的纠错能力，而且其稳定子只涉及编码中局域的少数几个物理比特。因此，在一轮错误症状测量的过程中，错误所能传播的范围有限。所以，一个稳定子的测量只需要一个辅助比特与其近邻的物理比特相互作用即可 [47] 。除此之外，表面码还有一个好处，就是在作用非Clifford门操作之前可以不进行纠错操作，只需记录其错误即可 [28] 。
图1 常见的四种容错错误诊断的方式 (a)对于表面码等拓扑编码，可以直接测量。图中一个绿色花瓣或黄色花瓣分别代表一个Z类型或X类型的稳定子。花瓣连接的白点是稳定子所包括的物理比特，而黑点则是用于测量稳定子的辅助比特 [47] ；(b)利用横向门实现容错错误诊断的三种方案：左侧是Shor方案，右上为Steane方案，右下为Knill方案。其中，Shor方案中的 U 1 U 2 U 3 …是待测的稳定子。图中的测量是针对 Z 算符的测量， H 为Hadamard门操作，而 Q 则是根据测量结果对量子态作用的特定门操作 [48] ；(c)旗帜比特技术实现错误诊断，两条红线与两条蓝线分别代表一个旗帜比特，都与辅助比特相连。图中 X 和 Z 分别代表对物理比特进行 X 算符和 Z 算符测量。测量后可以将旗帜比特重新初始化，即可以通过比特复用节省资源 [52] ；(d)基于硬件方式实现玻色编码的容错宇称测量。图中的 C χt ， C π-χt ， C π 为受控相位门，即当辅助比特处于| e >态以及 | f > 态时，谐振腔得到大小不同的相位 [54]
但是，对于一般的编码而言，尤其是稳定子涉及多个非局域物理比特的情况，错误诊断中发生的错误将产生严重扩散，因而需要使用额外的辅助资源。如图1(b)所示，目前有三种基于横向门的容错错误诊断思路 [48] ，分别由Shor [45] 、Knill [49] 、Steane [50] 等人提出。这些方案都需要额外的资源用于制备特定的纠缠态。其中，Shor的方式需要制备多比特的GHZ态(Greenberger—Horne—Zeilinger)，而且要求一次测量只能实现单个稳定子的测量。后两种方案则需要制备逻辑编码初态，而且一次测量就可以得到所有稳定子的测量结果，即实现所谓的Single-shot测量。Knill的纠错方案也被称为传态纠错(telecorrection) [51] ，因为其可以看作是逻辑态的隐形传态(teleportation)，若可以与特定的逻辑态的容错初态制备相结合，则能实现对应的门操作(详情见后文)。相较于拓扑编码的错误症状测量方案，基于横向门的方案需要的连通性更高。在不考虑编码内部的连接且不考虑优化线路的情况下，单个物理比特至少还需要与一个辅助比特相连接。实验上，编码内部的连接可以集成在单个芯片平面上，而逻辑编码之间的连接可以通过多个芯片平面在三维空间中堆叠实现。
当系统的连通性进一步增加时，还可以使用如图1(c)所示的旗帜比特(flag qubit)技术进行容错错误症状测量 [52，53] 。此方案的核心思想是使用额外的比特，即所谓的旗帜比特，对原本错误症状检测中的辅助比特进行检测。测量过程中，逻辑比特或辅助比特出现的错误都将传播到旗帜比特中，引起旗帜比特最终测量结果的变化。此方案一个显著的优点是所需要的辅助比特资源很少，甚至只需要增加两个旗帜比特即可 [53] 。然而，此方案中的辅助比特除了需要与待测编码中的每个物理比特都相连外，还需要与至少两个旗帜比特相连接，因而需要更高的连通性。
除了上述的基于稳定子编码的容错错误症状测量外，对于玻色编码而言还有如图1(d)所示的方案。此方案在考虑底层硬件物理性质的情况下，可以实现容忍一阶错误的宇称测量
[54]
。对于二项式编码或者是猫态编码而言，这就意味着可以容错地检测出系统是否发生光子丢失噪声或者是实现逻辑Z算符的容错测量。这一方案的核心思想是在硬件层面利用辅助transmon比特的第三个能级
，并使得辅助比特的错误空间能级
和逻辑空间能级
与编码系统都有耦合，且耦合强度一致。此时，不管transmon比特处于
态还是发生衰减错误变成了
态，系统积累相位的速率是一致的，即系统无法“感知”比特是否发生了衰减错误。因而，在过程中辅助比特中的错误无法传播到系统中，测量过程是容错的。尽管这种方案需要构造特定的相互作用，但可以极大地减少测量所需的辅助资源。
总结来看，目前有多种思路防止纠错过程中错误的扩散。拓扑编码的思路是将稳定子局域化，即限制稳定子涉及的物理比特的范围。三种横向门的思路都是从线路层面限制错误的扩散。旗帜比特的思路则是监控诊断过程中错误的产生。而玻色编码的思路则是巧妙地设计辅助比特的冗余空间，从底层硬件角度防止错误的扩散。
图2 容错三个阶段的示意图。按照实现难度来看，实现容错量子计算需要先超越盈亏平衡点，然后达到容错阈值，最后实现完备的容错逻辑门操作。每个阶段的实现都意味着量子纠错的效果上升到新的台阶
第一个阶段是对盈亏平衡点(break-even point)的超越。在量子纠错中，盈亏平衡点是指系统中经过编码的逻辑态的相干时间等于参与编码的子系统中最长的相干时间，而超越盈亏平衡点则意味着量子纠错真正开始起作用。当前大部分主流量子信息处理平台都十分接近这一阶段。其中，基于三维谐振腔的超导平台利用猫态编码
[55]
、二项式编码
[6]
以及GKP编码
[56]
率先超越了盈亏平衡点。基于二维transmon比特阵列架构的平台也实现了码距为5的表面码的逻辑错误率略低于码距为3的表面码
[7]
。在这一阶段，系统性能的微小提升将给纠错效果带来巨大的增益。以文献
[7]
为例，当前阶段的超导系统中需要进一步压制的噪声主要是低关联噪声，包括衰减(decay)、退相位(dephasing)、泄漏(leakage)、串扰(crosstalk)以及读出过程中的经典噪声。其中，泄漏噪声意味着量子态向非计算空间发生了跃迁，例如
态或者是其他更高的能级。这种噪声主要来源于环境热噪声、CZ门过程中的相位错误以及耦合器的激发等等。而串扰主要来源于相邻比特间未彻底关断的耦合以及次近邻比特的耦合，即所谓的对角电容耦合。
第二阶段是纠错阈值的实现。在这个阶段，不仅需要通过进一步优化系统性能使得错误率低于纠错阈值，还需要实现编码的拓展，进而达到相干寿命无穷长的单个甚至是多个逻辑比特。在实验方面，近期的一个里程碑是通过编码使相干寿命提升1000倍以上。目前看来，这一阶段不仅需要强力压制低关联错误，随着系统规模的扩大，还需要进一步考虑高关联错误的影响。例如，由于比特衬底对于伽马射线以及其他宇宙射线的吸收会导致电路中出现电荷波动，这种波动可以直接影响的尺度超过600 μm，并导致毫米甚至是厘米尺度内的比特相干寿命下降 [7，57—59] 。相较而言，当前transmon比特的尺度约为百微米，因此这种电荷波动将有可能影响10—100个比特。尽管在当前的系统规模以及操控水平下，这种噪声仍可忽略，但当编码进行拓展之后，这将是巨大的挑战。具体来说，近期物理比特寿命可以达到约500 μs [23] ，在进一步优化的情况下，一轮编码时间内错误率估计可以达到10 −3 —10 −4 。作为参考，文献[7]中码距为5的表面码当前每一轮的逻辑错误约为10 −2 的量级。文献中进一步以码距为25的重复码进行了实验，实验证实，以最乐观的估计当每一轮纠错的逻辑错误降到10 −6 —10 −7 量级时，即相干寿命至少提升一千倍时，高关联噪声就会对系统有明显的影响。从实用层面来看，逻辑编码的错误至少需要达到10 −14 的量级 [47] ，因此当相干寿命提升一千倍时，如果想进一步降低逻辑错误，高关联噪声的压制就需要纳入考虑范围了。目前已经有一些相关的讨论，见文献[60—62]。
此外，由于系统希尔伯特空间的增加，对错误症状检测、解码、纠错过程有着更高的要求，尤其是需要低延迟、高并行、高准确率的反馈控制系统。例如，按照文献[63]的统计，对于码距为11的表面码而言，多种解码算法 [64，65] 一轮纠错的解码时间已经达到了100 μs量级，这已经与当前物理比特寿命相当。
另外，随着比特数目的增加，芯片上的控制线将出现互连拥挤，且加工成品率将会降低。一方面，需要从软件角度改进存在不良比特时的编码方案 [62] ，另一方面需要从芯片物理结构层面进行优化。例如，可以使用倒装芯片(flip-chip)技术 [66] 将芯片平面进行堆叠，通过通硅孔(through-siliconvia，TSV)实现芯片间的连接，这减少了单个芯片上的线路复杂度，提高了集成度。此举不仅可以将控制模块与比特模块单独加工、表征、优化，提高模块的成品率和质量，还可以减少比特与控制线路之间的串扰。
第三阶段是实现完备的逻辑门操作。受限于Eastin—Knill的不可行定理 [67] ，所有的编码至少都有一个逻辑门操作不可以横向地实现，因而不可以实现完备的通用逻辑门操作。有多种方式可以绕过这一限制，包括妙态蒸馏(magic state distillation)、规范固定(gauge fixing)、旗帜比特技术等。相对于前一个阶段，本阶段所需要的连通性或者是物理比特数资源也会更多。
以妙态制备为例，其思路是先制备某个特定的逻辑态，然后通过量子态传输的方式，实现主线路的某个门操作。这种方式与前面Knill的纠错方式是可以兼容的。以Steane编码这一类自对偶的CSS编码(self-dual Calderbank—Shor—Steanecode)为例 [34] ，其可以横向地实现包括Hadamard门和CNOT门在内的Clifford门操作，即Clifford门是容错的。但是，其需要容错地实现一个非Clifford的门操作才可以实现完备的通用逻辑门操作集合。一般来说可以选择 T 门(也被称为π/8门)，因而需要制备相应的资源态，如 T 态 1) 。这些资源态的制备方法最早由文献[68]提出，其思想是先制备保真度较低的资源态，然后选取合适的纠错码，通过只包含Clifford门操作的错误症状检测将错误态排除，最后得到保真度更高的资源态。这个过程与纠缠蒸馏类似，故称之为妙态蒸馏。妙态蒸馏需要的资源较多，以文献[47]中的估算为例，考虑初始资源态的错误率是0.5%的情况下，需要进行两轮妙态蒸馏才能达到10 −15 量级。假定每轮纠错过程中物理比特的错误率为10 −3 ，则第一轮蒸馏需要码距为17的表面码，而第二轮需要码距为34的表面码。换算下来总共需要2×10 5 个物理比特进行约500轮纠错。考虑到妙态蒸馏的资源消耗巨大，已有相关研究考虑优化方案 [69，70] ，但仍需进一步探索。
除了妙态蒸馏外，还可以通过规范固定的方式实现完备的通用逻辑门操作
[71]
。其核心思想是逻辑编码中除了存储信息的逻辑比特外还有其余的自由度。这些自由度可以认为是一些额外的规范比特(gauge qubit)，逻辑门操作可以在“牺牲”规范比特的情况下横向实现。具体来说，可以参考文献[72]中的方案，文献中使用了
[[15，7，3]
]
编码，即利用15个物理比特编码7个比特，码距为3，其中一个编码比特为逻辑比特，剩余6个为规范比特。当6个规范比特处于
态时，此时编码等价于一个
[[15，7，3]
]
稳定子码，即15个物理比特编码1个逻辑比特且码距为3的稳定子码。此时，逻辑比特的CCZ门操作可以横向实现。而横向的H门可以实现逻辑比特的H门操作，但会改变规范比特的状态。随后，可以利用上一节中的错误症状测量方式对规范比特进行容错Z测量，并根据测量结果将所有的规范比特重置成
态即可。这种规范固定技术相当
于实现了不同编码之间的转换，并通过不同编码的容错形式实现完备的逻辑门操作。但由于这一方案对编码有一定的限制，因而相比于妙态蒸馏并不一定减少资源，但是这一方案能与妙态蒸馏结合使用，减少制备妙态的资源。
而旗帜比特技术与容错错误诊断中的描述一样，通过合理设计线路利用辅助比特检测错误的扩散。例如，文献[52]中以15比特的Hamming码为逻辑编码，利用额外两个旗帜比特就可以容错地实现任意的Clifford门操作，而若额外利用四个旗帜比特则就可以实现容错的CCZ门，从而可以容错地实现完备的逻辑门集合。此外旗帜比特技术也可以用于高保真的妙态制备 [73] ，从而节省比特资源。
图3 实现容错量子计算过程中三种可能的拓展系统的线路
低连通性方案的典型例子是拓扑编码。对于包括表面码在内的大部分拓扑编码而言，在物理比特足够多且只需要近邻相互作用的情况下，就可以实现任意码距的逻辑比特编码。因此，基于拓扑编码的单个逻辑比特的扩大将会是未来五年内大多数平台的探索重点。然而，对于这种方案而言，想要实现多个逻辑比特之间的纠缠操作，如两比特门操作，则充满挑战。以表面码为例，不同逻辑比特之间的两比特门虽然可以通过横向的方式实现，但是对连通性提出了更高的要求。这意味着，对于除了边界之外的大多数物理比特而言，除了与逻辑比特内部的四个辅助比特相连接外，还需要与另一个逻辑比特中的物理比特相连，从而等价于形成两个平面的比特阵列在三维空间中的堆叠结构。对于冷原子系统而言 [76] ，这种堆叠较好实现，但是对于超导芯片，目前这种flipchip架构仍处于探索阶段 [66] 。为了减少设计、加工、控制等工程方面的难度，目前至少有两种方式可以通过编码形变来降低系统所需要的连通性。
第一种是编码在“缺陷”(defect)的方式。以表面码为例，图1(a)中是平面形式的表面码，其物理比特通过近邻相互作用组成了一个平面的晶格。晶格中一个辅助比特(黑点)代表一个错误症状的测量，即对应着一个稳定子的测量。辅助比特的数目比用于编码的物理比特(白点)数少一个，即稳定子个数比物理比特数少一个，因而存在一个比特的自由度用于编码。若通过在表面码中减少部分错误症状的测量，则可以增加系统的自由度用来编码逻辑比特，即可以通过在晶格中制造缺陷来产生逻辑比特 [47] 。进一步，通过改变稳定子的测量方式可以实现缺陷的形变、移动以及缠绕操作来实现所需要的单比特以及两比特逻辑门操作。
第二种是使用晶格手术(lattice surgery)的方式 [77] 。在使用表面码等拓扑编码的情况下，通过辅助比特可以对两个独立的逻辑比特相应边界上的物理比特进行测量，此操作可以实现这两个逻辑比特之间的联合测量或者是单独测量。从晶格结构来看，这相当于实现了两个晶格平面的融合(lattice merging)或者分裂(lattice splitting)。在借助一个逻辑比特用于辅助的情况下，可以进一步实现两个逻辑比特之间的纠缠门操作。相比于利用缺陷进行计算，晶格手术所需要的比特数更少。按照文献[77]的估计，对于码距为 d 的表面码，利用双缺陷的形式编码需要约6 d 2 个物理比特，而利用平面的编码只需要2 d 2 。为了实现CNOT门操作，双缺陷编码需要约37 d 2 个比特，而平面的编码则需要三块平面编码以及额外的辅助比特共2 d (3 d +2)个物理比特，即晶格手术消耗的资源只有利用缺陷编码的约1/6。
低连通性方案所面临的挑战在于需要的比特数目较多，因而需要解决比特频率拥挤、信号串扰以及保证制冷体积等问题。
中连通性方案是分布式量子计算的架构。其利用模块化的思路，每个模块可以单独设计、加工以及表征。由于距离较近，相互作用可以较强，且单个模块的环境屏蔽也能较好，因而模块内部可以实现高保真门操作。模块之间可以通过波导线相连接实现远程相互作用，甚至可以分别分布在两个独立的稀释制冷机中，从而减少对控制模块以及冷却系统体积的要求。必要时还可以借助量子中继实现更远距离的纠缠 [78，79] 。
按照文献[75]的估计，当节点间的错误率达到10%以下，而节点内部包括5个物理比特，且节点内初始化、态操控以及测量等错误量达到0.82%以下时，可以通过不断重复地纠缠提纯得到高保真度的GHZ态，从而实现分布式表面码的容错错误症状测量。虽然忽略了串扰以及高关联噪声的影响，但相关分析依然展示出分布式纠错的前景。在实验方面，模块化的思路目前正处于积极探索中，如IBM公司就明确在其线路图 [80] 中规划，在2023年前后通过三块芯片之间的耦合器先实现408比特的处理器“Crossbill”，在2024年前后实现462比特的自带量子通信接口的处理器“Flamingo”。
高连通性方案是高连通量子计算的架构。高连通方案有利于多种高效编码方案的实现，如多数LDPC编码方案
[33]
以及多层级联编码，也有利于旗帜比特等技术的实现。表面码等拓扑编码虽然对连通性的要求低，但其编码所消耗的资源巨大。以平面表面码为例，其编码一个逻辑比特，要消耗
n
个物理比特，其码距为
d
∝
。而对于一些编码效率较高的量子LDPC编码而言
，如文献[81]中的张量积码(Tensor
product
code)，在
n
很大时可以实现逻辑比特
数
k
∝
n
以及码距
d
∝
。文献[82]中的平衡积码(balanced
product
code)可以实现逻辑比特数
k
∝
n
4/5
以及码距
d
∝
n
3/5
。目前量子LDPC编码仍处于深入研究中，但多数的这些量子LDPC编码所需要的连通性较高。若将物理比特置于二维平面中，只靠比特间的邻近相互作用很难满足容错错误检测所需要连通性。在这种情况下，增加芯片集成度并解决串扰将是最重要的任务之一。
随着量子控制技术的飞速发展，我们见证了量子纠错技术从理论到实验，再到超越盈亏平衡点的过程，并仍在实现容错量子计算的道路上披荆斩棘、砥砺前行。本文以超导平台为例，介绍了当前量子容错技术的进展，包括容错错误症状测量、实现容错量子计算的三个关键阶段以及三种可能的拓展系统的方案。为了实现最终目标，我们认为当前还需要从理论及实验方面解决以下三个关键问题。
第一是我们需要有硬件高效的容错方案。如文中所述，实现容错量子计算所需资源巨大，为此我们需要在充分考虑到硬件的物理特性的情况下对编码方案进行优化。前文所述的大部分容错方案都是遵循“自上而下”的思路，即理论上先考虑类似去极化噪声等模型，再从实验上实现相关编码和操作，因而存在大量可优化的空间。而当前我们需要更多地从“自下而上”的方向进行考虑，即在充分考虑实验系统的相互作用、噪声以及连通性等的前提下，再来设计最合适的容错方案。除了前文介绍的玻色模式的容错宇称测量外，另一个极具启发性的例子是利用系统的噪声偏置特性。具体来说，在当前超导腔系统中退相位噪声比衰减噪声小，若腔中采用猫态编码，则对于编码的逻辑比特而言，逻辑比特位翻转噪声要远小于相位翻转错误。利用这一特性，可以提升纠错效果，如利用变形的表面码与猫态编码级联，可以实现高达6.5%的容错阈值 [44，90] 。
第二是我们需要对噪声模型进行更准确的表征。如前文所述，目前大部分编码方案都是考虑不同物理比特上噪声近似独立的情况，但随着系统规模的扩大，高阶的低关联噪声以及高关联噪声必定逐渐明显。为了更高效地压制这些噪声，需要更好地理解这些噪声的来源，以及对不同噪声的强度进行更准确有效的表征。
第三是如何设计合理的连通形式。比特的数量、质量以及连通性都是容错量子计算的核心资源。更高的连通性意味着可以使用更高效的容错方案，但是波导线对比特的干扰、比特之间的串扰、互连拥挤乃至有限的冷却体积等因素都会限制连接的数量和质量。因此，需要合理设计连接的形式和数量。
最后，我们希望本文的讨论能对超导系统以及其他物理平台的容错量子计算都有所启发。
注：
1)不同文献中对
T
门的定义略有不同，以文献[34]为例，
，而
T
态为
。
致 谢 感谢谢良栩在绘图方面的帮助，感谢蔡伟州、揭庆暄、张劢、邹昊江的讨论。
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