基于CPLD的UART设计

口经验交流口仪器仪表用户成模型和规范,并理顺数据流之间的关系。数据处理的准确的规则，最终达到系统可服务化,可配置化,可管理化,可模型性、及时性、可靠性和工作流密切相关，本文提出的多层结构化的目标。另一方面,模型验证算法是保证修改、演化后的模较一般的工作流系统具有多种优势:型正确执行的关键。这些都是要进-步解决的问题。0(1)基于模型驱动,在不影响系统控制权的前提下，使系参考文献统具有动态性和易管理性;[1] Shuying Wang, Weiming Shen, Qi Hao. An agent-based Web(2)引擊集中处理核心功能,更容易监控管理;多引擎提serice workflow model for inter enterpise cllaboration. Expert高健壮性,而且可实现分布式处理;Systems with Applications ,2006, 31: 787 -799.(3)提供多种形式的扩展,业务功能的修改不会影响系统[2] Su Sheng, Li Maojun, Wang Jin, Yang Tingfang, Xiao Hui.的核心功能;Seamless Integration of Power System Applications with Grid u(4)外设层可以移植到不同运行环境。sing Worldflow Management System. Proceedings of IntemationalPower Engineering Conference, 2005, 2:879 - 882.3结论[3]孙瑞志,史美林.支持工作流动态变化的过程元模型.软件学本文论述的多层体系结构已得到实现,并应用于电力业报,2003,14(01):62 -67.务基础软件平台的实际建设中。通过多层体系结构屏蔽了实[4]欧阳元新,熊璋.工作流模型的扩展及其形式化描述计算机工程与应用2005 ,31(1):69 -73.现细节,明确划分了各层次间的分工、合作关系,有效地满足[5]何志强.蔡文杰,李磊.应用于工作流的元层次软件结构.计了电力企业信息- -体 化环境的需求。算机工程与应用,2005 ,31(1):103 - 104.实际应用表明,对于可动态修改和扩展的工作流,虽然执作者简介:梁云(1976- ),男,工程师,从事电力企业管理信息系统的行阶段的随意性和不可预测性使流程的控制变得复杂且不规研发;孔震{1979-),男,工程师,从事电力企业管理儕息系统的研发;范,但通过建立合适的流程模型,能够极大地限制这种复杂林峰(1969-),男,高级工程师,从事电力企业管理信息系统的研发。性。同时在系统建设过程中,要将这些复杂性抽象成为必要收稿日期:2007 -12 -21(7842)文章编号:1671 - 1041 (2008)04 -0088 -02基于CPLD的UART设计刘伟杰',余慰’, 胥辉旗.(1.海军榆林92571部队计量站,三亚572021; 2.海军航空工程学院,烟台264001)摘要:介绍了运用CPLD,实现ISA总线的通用并行v0端口与C8051Receiver And transmiter) 通信的设计。采用这种通信方式,数的UART通信。本文对UART接口电路的内部结构和CPLD实现做了介据传输准确,可以满足扩展UART通信口的要求。绍,所设计的UART接口电路经过了实际的运用,达到了预定的功能。2功能要求分析关键词: UART; ISA; CPLD在很多应用场合都会用到RS232-C异步串行接口,传统上中图分类号: TN7文献标识码: B采用专用的集成电路即UART实现或者在处理器芯片内集成。The design of UART on the basis of CPLD但是我们有时候需要多个的UART通信口,或者一般不需要使LIU Wei-je' , YU Wei? , XU Hui-qi2用完整的UART的功能，而且对于需要加密通讯的场合使用(1.92571 Armed Forces of Navy Yu Lin Guarantee BaseUART也不是最合适的。如果设计上用到了FPGAVCPLD器Measurement Station, Sanya 572021 ,China;件,那么就可以将所需要的UART功能集成到FPGA内部,从2. Navy Aeronautical Engineering Academy, Yantail 264001 ,China)而使鰵个设计更加紧凑,更小巧、稳定、可靠。分析UART的结Abstract: It introduces that it is possible to use Universal Parallel 10构,可以看出UART主要由数据总线接口、控制逻辑和状态接Port of ISA bus and UART of C8051 in communication on the uso of口、波特率发生器、发送和接受等部分组成,各部分间关系如图CPLD. In this paper it gives a reference to make the intemal contexture'1。数据总线和控制总线与处理器相连,RX和TX分别是接收of itertace crcuit and CPLD cary into efect, furthemore, the designed数据线和发送数据线。我们假定所要设计的UART为:数据位intertace circuit achieve predicted function through use in practice.为7位.8位可选,波特率可选,校验方式为奇、偶、无等校验方Key words: UART;SA;CPLD式,下面的分析都是在这个假定的基础上进行。所做的实验采用Altera公司的EPM7128作为CPLD芯片。1引言CPLD( Complex Programmable logic Device)是- -种复杂的3硬件结构设计用户可编程逻辑器件.采用连续连接结构。这种结构易于预所设计的部分电路图如图2所示,由PC104总线接口、测延时,从而电路仿真更加准确。CPLD 是标准的大规模集成CPLD芯片构成。PC104处理器通过给通用V0数据端口发送电路产品,可用于各种数字逻辑系统的设计。近年来,由于采数据经过EPM7128转换成UART接口的TTIL电平输出,再经用先进的集成I艺和大批量生产,CPLD器件成本不断下降，过R中国煤化工2的电平转换。PC104集成密度、速度和性能大幅度提高,一个芯片就可以实现-一个处理器子低功耗的486CPU和复杂的数字电路系统;再加上使用方便的开发工具,使用32MYHcNMHGc存储器看门狗电路、CPLD器件可以极大地缩短产品:5发周期，给设计、修改带来键盘接口、CRT/LCD接口、IDE接口、以太网接口等。采用的很大方便。本文以ALTERA公司的MAX7000系列为例，实现CPLD芯片内部具有符合IEEE1149.1标准的JTAG接口,用于PC104 ISA总线的并行通信转UART( Universal Asynchronous. 在线下载和修改程序，器件内部具有2500个可使用门阵列、88 EIC Vo:1,15 2008 No.4欢迎光临本刊网站http://www. eic. com. cn仪器仪表用户口经验交流口128个宏单元8个逻辑阵列块.68个用户可用V0接口。在. 现的。其次是PC104处理器写人数据到SBUF后,何时SBUF本个设计中,可以根据需要扩展到更多的UART口,只需在的数据传送 到发送移位寄存器< TSR)并何时移位?即如何处EPM7128中编写逻辑程序即可。因此设计的功能具有很强的理SBUF和TSR的关系?再次是数据位有7.8位两种,校验位开放性,能够根据不同的需求添加相应的功能。有三种形式,这样发送- -个字节可能有 9.10.11位三种串行长度,所以我们必须按照所设置的传输情况进行处理。数据位、效验方式可以通过PC104处理器写一个端口来设置,发送和接受都根据这个设置进行。图3给出了一个奇效验8bit数据的发送时序图。移位寄存器(TSR)接收到Write_ begin 信号后社4号数据总线接开始发送数据,TI是发送结束标志位,高电平表示SBUF的数数据接收据发送完毕。口及其控制部分rite.bouinJ几J几几几L几J几几发生需数据发送爱选柴据 (四卫團3发送时序围圈1 UART 通僧接口结构圈4.3数据接收部分对于接收同样存在9 ,10.11位三种串行数据长度的问题,必须根据所设置的情况而将数据完整地取下来。接收还有一个特别的情况,那就是它的移位的时钟不是一直存在的,这个时钟必须在接受到起始位的中间开始产生,到停止位的中间结束。接受到停止位后,必须给出中断,并提供相应的校验出t错、FRAME错以及溢出等状态。这样需引人,hunter信号,其中hunter为高表示捕捉到起始位,为低表示不在移位状态,利用RD F这个信号就可以生成接收所需要的移位时钟。在移位的时候，同时对接收的数据进行校验,这样就可以判断接收的数据是否有错.在接收完成时判- -下当前的RX是否为高电平就可以知道FRAME是否有错。.PC10團2部分硬件电路圉ux_J几几几J几几几几几几4软件设计05C00C000口软件采用Altera公司的Quart us I设计逻辑结构,设计的内容包括通用V0地址译码器、各个寄存器以及UART核。UART核主要包括3个部分:波特率发生器.数据发送部分和数据接收部分。10地址译码器和UART核使用硬件描述语團4接收时序圈言VHDL来编写实现。5结论4.1波特宰发生器从图1可以看出,UART的接收和发送是按照相同的波特按照设计的要求,利用本模块与C8051单片机的UART实率进行收发的(当然也可以实现成对的不同波特率进行收现通信,C8051的UART口有3种工作方式,本文设计的模块发) ,波特率是可以通过PC104的总线接口设置的。UART 收只能工作在应用比较普遍的方式1,实现全双工的通信。还可发的每-一个数据宽度都是波特率发生器输出的时钟周期的16以通过设置波特率发生器的寄存器设置工作的波特率,以适倍,即假定当前按照9600bps进行收发,那么波特率发生器输应各种不同的场合。在CPLD逻辑空间允许的前提下还可以出的时钟频率应为9600 * 16Hz,当然这也是可以改变的,我们加入许多功能,比如先进先出缓存器( FIFO)。所设计的模块只是按照UART的方法进行设计。我们假定提供的时钟为已经被实际工程项目应用,达到设计的目的和要求,具有一定50MHz,那么可以很简单地用PC104处埋器写入不同的数值到的工程实际价值。口波特率保持寄存器，然后用计数器的方式生成所需要的各种参考文献波特率,这个值的计算原则就是500000/( 16 *所期望的波[1] (美)Bob Zeidman编著基于FPCA & CPLD的数字IC设计特率),如果希望输出9600Hz的波特率,那么这个值就是方法[ M].北京航空航天大学出版社,2004.5000000/( 16 * 9600) = 12(0CH)。[2嘿及应用[M].武汉华4.2数据发送部分中国煤化工这里应重点分析几个问题:首先是何时PC104处理器可[3YHCNMHG数字逻辑电路设计以往发送寄存器(SBUF)写人数据。也就是说PC104处理器要写数据到SBUF时必须判-个状态,当前是否可写?很明显作者简介:刘伟杰(1981 -),男,海军榆林92571都队计站助工,大学如果不判断这个条件,发送的数据会出错,除非PC104处理器本科,测控技术与仪器专业,主要从事无线电计工作。写SBUF的频率低于当前传输的波特率,而这种情况是极少出收稿日期:2007 -12 -04(7837)欢迎订阒欢淠攫稿欢迎发布产品广告信息EIC Vol.15 2008 No.4 89