FPGA设计的优化方法

兵工自动化测控技术.O. I. Automation2005年第24卷第5期Measurement and Control Technique2005, Vol. 24, No. 5文章编号: 1006- 1576 (2005) 05-0102 -01FPGA设计的优化方法彭乡琳，唐建(中国兵器工业第58研究所军品部，四川绵阳621000)摘要:优化FPGA设计，须对工作速度与使用面积综合评价，并在二者中找到平衡点。速度优化通过流水线设计、寄存器配平或关键路径实现。面积优化通过资源共享技术实现，并使用同步电路提高设计可靠性。关键词: FPGA: 速度优化;面积优化;可靠性中图分类号: TP273.1文献标识码: AOptimization Method of FPGA DesignPENG Xiang-lin, TANG Jian(Dept. of Armament Products, No.58 Research Institute of China Ordnance Industry, Mianyang 621000, China)Abstract: In order to optimize the FPGA design, firstly, the work speed and usable floor space is estimated, and thebalance spot between them was found. The work speed is optimized through the pipelining design, register matching or keypath. The usable floor space is optimized by source sharing technique, and the reliability of design is improved by usingsynchronic circuit.Keywords: FPGA; Speed optimize; Area optimize; Reliability1引言块延时大致相等的组合逻辑块，并在这两个逻辑块FPGA具有设计灵活、性能高、速度快、成本中插入了触发器，虽会增加等待时间，但可以提高低廉等优势。随着设计复杂度、规模越来越大，设电路工作频率，减少逻辑级。虽然引入附加寄存器计优化越来越重要，故就FPGA优化以探讨。增加了功耗，但能减少毛剌如图1。NPUT(组合逻辑)OUTIPUT2 FPGA原理目前，FPGA多采用自项而下设计方法，其核INPUT组合逻势 _8RL 组合逻步OUTPUT心是采用HDL语言进行功能描述，由逻辑综合把CLRN行为(功能)描述转换成某一特定FPGA/EPLD的时钟工艺网表，送到厂商的布局布线器完成物理实现。图1分割组合逻辑设计过程的每一环节，仿真器功能验证和门级仿真.(2)寄存器配平技术保证设计功能和时序的正确性。其设计综合流.寄存器配平是通过配平寄存器之间的组合延程步骤为:①编写HDL源代码;②编译成RTL时逻辑块实现速度优化如图2。结构:③逻辑优化:④映射至- -种特定芯片:⑤时序优化;⑥布局;⑦布线。data纽合理桥)- _gRsp幽ou3 FPGA设计CLK在FPGA设计中，更快工作速度与更小使用面data-_8电金理辑)积是一对矛盾，要求设计者在设计中对二者进行综| CLRN合评价，找出平衡点。CLK"3.1 速度优化图2转移组合 逻辑信号的延时对设计的影响，一是在电路中产生 .对于图2.上半部分，两个组合逻辑块延时差别毛刺信号，使工作不可靠;二是信号延时太长，只过大， 导致总体工作频率取决于第二个较大的组合能在低频下工作。可在编制HDL源代码时，使用并逻辑延时，使整体性能受限。将较大组合逻辑的部行设计，但这样会导致较大的面积，可用流水线设分逻辑转移到较小的组合逻辑中，消除速度瓶颈。计或寄存器配平方法，或编写时间约束文件来进行.(3)关键路径速度优化。中国煤化工经过延时的最长逻(1)流水线设计辑路行MHCNMHG分析工具找出关键路在设计中将延时较大的组合逻辑块切割成两径后，①在时间约束工具中对关键(下转第106页)收稿日期: 2005-04-04; 修回日期: 2005- 06-08作者简介:彭乡琳(1978-)，女，四川人，2000 年毕业于重庆大学，从事FPGA/CPLD设计研究。●102真工自动化软件技术O. I. Automation2005年第24卷第5期Software Technique2005, Vol. 24, No.5JMAIL不会抛出例外错误，返回FALSE或TRUE基于ASP的企业电子邮件系统已经在成都晋jmail.logging=true '启用使用 日志林工业制造有限责任公司办公自动化系统中使用并jmail.Charset = "GB2312"、邮件文字代码为 简体jmail.ContentType = "tex/htm!”'邮件 格式为HTML取得了良好的效果，界面如图1.jmail.ServerAddress = mailaddress‘发送邮件的服务器jmail.AddRecipient Email '邮件的 收件人理jmail.SenderName = sender '邮件 发送者的姓名盟jmail.Sender= fromer '邮件 发送者的邮件地址jmail.Priority= 1‘邮件的紧急程序, 1-最快,5-最慢,3-默认值jmail.Subject = subject '邮件的 标题jmail.Body = content '邮件 的内容‘未用密抄或抄送，屏蔽掉两句，若需要应恢复jmail.AddRecipientBCC Email '密 件收件人的地址'jmail.AddRecipientCC Email '邮件 抄送者的地址jmail.Execute() '执行邮件 发送jmail.Close '关 闭邮件对象End Sub‘调用此Sub的例子Dim strSubject,strEmail,strMailAdress,strSender,strContent,strFromerstrSubject=“这是一封用JMAIL发送的测试邮件"strContent = "JMail组件发送测试成功! "strEmail = "ru:bing @ 58suo.com"图1电子邮件 系统界面strFromer = "runbing @ 58suo.com"strMailAddress = "mail.58suo.com"参考文献:Call SendAction (strSubject,strMailaddress,strEmail,[1] Richard Anderson Chris Blexrud. Professional ActivestrSender,strContent,strFromer)Server Pages 3.0 [M].北京:机械工业出版社, 2001.[2]铁成: Visual InterDev 开发指南[M].北京:清华大学出3结束语版社, 1999.******************************************************************************************(上接第102页)路径进行约束， 减少关键路径延位乘法器。时;②可修改HDL文件，用流水线技术、配平寄3.3提高设计可靠性存器、减少逻辑等方法减少关键路径延时。毛刺信号由信号延时产生。要使设计可靠，就3.2面积优化要尽量消除毛刺对设计结果的影响。因此，要尽量Sel-减少组合电路，多使用同步电路。由于全局时钟在A0乘法器1B-整个芯片内传输几乎没有延时，因此建议主时钟尽28. Result量使用全局时钟来同步。另外，不在触发器的时钟乘法器2"數据选择器端使用组合电路，避免时钟漂移。尽量不在触发器图3双乘法器.的复位端使用组合电路，避免异常复位，解决的办.Se法是复位信号经同步后再用作复位信号。A)数据选择器乘法器4结束语-ResultBFPGA的设计能实现设计重用。为了使设计在图4单乘法器重用、升级时不必因为介质的改变产生毛刺而对设FPGA设计中，同一逻辑功能可用不同的HDL计进行大的修改，在HDL设计时应考虑设计的优语句描述，但占用资源却可能差别很大。面积优化化和可靠性，充分利用EDA工具。有多种方法，如资源共享、逻辑优化、串行化等，参老立献.其中资源共享使用较多。利用FPGA设计数字系统中国煤化工national Circuit [Z].时常遇到同一模块需要反复被调用，使用资源共享技术能显著优化资源。如图3先用乘法器得到乘2]MHCNMHGPGA设计应用[EB/OL].3] Ken McElvain. 嵌入式综合技术增强了高密度FPGA工积后，再用选择器选择输出。而图4先用选择器选具性能[J].电子工程专辑, 2004, (5): 30.择乘数，再用乘法器得到乘积输出。节省了一个多[4] htp://www.FPGA.com.cn [EB/OL].●106.