高压VDMOS的设计

数字技术与应用●应用研究.高压VDMOS的设计郝晓波(西安卫光科技有限公司陕西西安710065)摘要;本文通过VDMOS的电参数来确定其鲒构参数。通过击穿电压来确定外延层的厚度和电阻率。通过阏值电压来确定栅氧的厚度。由饱和电流的表达式可知无胞的最大通态电流。寻通电阻和击穿电压是两个榈互矛盾的参数,增加击穿电压和降低导通电阻对器件尺寸的要求是矛盾的。关键词:VDMOS结构 谩计指标 版圈中图分类号:TN386.1文献标识码:A文章编号:1007-9416(2010)08-0101-021引电阻率.增加栅长、降低p-body的结深(图V_=(-Q,-9Q3)/Cx+2φn+中ws (1)本文主要善于公司VDMOSPET研发罱1中的P即为p-body).而高的耐压容量要φmg是高浓度N+掺杂的多晶硅栅和P-求,研究设计井实现了200V/9A功率VDM0求: 增加外延厚度.增加外延电阻率、战小body区的接触电势 .中p。是强反型下的表面S器件.本文分析了VDMOS的结构。通过VD槽长,p-body的结深对耐压的影响取决于p势,Q。是反型层刚形成时,耗尽层中单位面MOS的击穿电压、最大漏极通态电流、阈值-body间距的减小和外延 耗尽厚度的减薄积对应的电 简.Qg是Si- -Si02界 面杂质引入电压、导通电阻等电参数对结构参数的要哪个因素对耐压的影响更大.高压VDMOS的电荷,它通常带负电。求来确定对应的外延层厚度、沟道长度、P的静态参数优化设计主要矛盾集中 在外延中wms=(V)poly-(φJw =(kT/q)n(N.N阱深度和宽度、N+区结深和宽度. P沟道区的选择、構长及p-body的结深的确定上。/n,)≈0. 5Eg/q+(kT/q)n(N,/n) (2)深度和霓度、栅氧化层厚度、元胞的尺寸，(Vi)poly是 多品硅的表卤势,()o,是P元胞间的距离。最后根据其横向尺寸形成.3击穿电压VaAD-body区的表面势,n是硅中本征载流子浓版图。击穿电压是200V时，对应的外延层厚度度。大约为20u m左右该击穿电压对应的外延9。=- 2(qε。ε NA)1/2(3)2设计指标层的掺杂浓度约为N[=1.5X 10'*cm-3,Ng对φp=(kT/q)In(N,/n)(4)预计产品满足的参数条件为(Ta=25C)应的电阻事约为 p =6∩●cm.W=10.7μm.将N,=1.34x 101*cm-)代入(4),得如表1所示。中pg=0.48V.设计高压的VDMOS器件,希望得到高4阈值电压Va&(t)将该结果代入(3),得Q,=-6.52x 10-C.的耐压容量，低的导通电阻。降低导通电阻对于多晶硅栅的NMOS管,关值电压可cm-的方法主要是:减薄外延厚度.降低外延的写 作:将各参数的值代入(2),得中ns: =0.93V。将各参数的值代入(1),得Vx=(6.52X1G0-9Q9)/(3. I9x 10-1/t )+0.96V +0.93V.。其中QSS的值由工艺因素来决定.若Q取为理想值3.2X10-*C.cm-2,则V.=2.S时,t。+(N+=60nm。h P+5导通电阻Ros(on) .R_=(ps/8)(s+a)/a(a+2s)](s+a)2m(1+a/s)-as- -a2/2]5)Rj=p w/{-gs/(s+a)P}(6g是p阱面积和单位元胞面积比值的平+方根,六角形元胞中,a=0时:圉1 VDMOS的结构21g=lim_→0{vs/(V3/2)(s+a)}=1.07467)R=p (s+a)/(4g)n {(s+a)-g(s'-2 Ww"'I(s+a)+g sl/(sta+g(s*-2 w_)[ls+a)-g s'l]}+p(W._-W..' )a'=a-2 0,s'=s+20 (90≈0,或者为耗尽区的宽度。一般VDMOS的沟道长度在2μ m左右，vepiN+区扩数窗门胞特征尺寸为1μ m工艺中国煤化工1μm或稍大一些,再考n~YHC N M H G效应，N+区的宽度为21+μm.田此N+区时结深为0.59um.元胞内N+区之间的距离取1 u m.则图2中的s=9μ图2导通电阻的构成31m.P+区的尺寸正好在N+区下起到减小寄数字技术与应用●应用研究●生晶体管基区电阻的作用,尺寸取3μ m.积→第一次致密→光刻接触孔→第二次致延电阻事. 碱小栅长,p-body的结深对耐压Ron=Rn+R,+R.+R.n=112830 (10) 密 →淀积Al→金属光铡→金属腐蚀→钝化的影响 取决于p-body间距的减小和外延耗要使导通电阻达到要求的小于0.40,淀积→钝化孔光铡→钝化孔腐蚀→合金→↔尽厚度的减薄哪个因素对耐压的影响 更并留有余量,按小于额定值的70%算，至少测试大。高压VDMOS的静态参数优化设计主要要并联40300个元胞。测试参数如表2所示。矛盾集中在外延的选择栅长及p-body的结深的确定上。6通态电流ID9第二次投片(.()=(C."un Z/2L)(Vg-V) (11)从表2的数据可以看出所有的芯片的参考文献利用式(12),t。按照60nm计,V。按通态溯电流都偏小。随着外延层浓度的降低,击[1] 杨晶琦.电力电子器件设计原理与设计电流的测试条件SV计,Vn按2V计,单个元.穿电压会增高.即可以通过提高外延层电[M].国防工业出版社, 199:89-90.胞的栅宽按2μm量级计，则单个元胞的最阻率来提高击穿电压。由于 在仿真时,导通[2]B.J.Baliga.IEDM 86 Technical Digest,大通态电流可以是1.8mA.电阻按设计值的70%考虑,留有的余量不.pp 102-105(1986). .多,所以电阻率也不能增加太多。芯片中心7版图设计的元胞，根据计算和仿真都达到了设计指本文研充V DMOS的元胞和阱的形状为标的要求。击穿电压过低也有可能 是结终六角形.元胞的长度为16μm,阱的尺寸为端的设计不够理想所致。但考虑的修改版10μ m.图所带来的巨大经济负担,决定采取提高在图3中,1.场银12、薄栅氧;3、多晶硅;外延层电阻率的解决办法。4. USG+BPSG(无掺杂sio2和掺B, P两元素从表3可以看出，芯片的电参数均符合的sio2)15.铝16. USG+氮化硅。要求。8第一次投片10结语元胞按照设计条件生产VDMOS,生产流程设计高压的VDMOS器件,希望得到高为:外延→场氧化→刻蚀有源区→P+注入的耐压容量，低的导通电阻。降低导通电阻→栅氧氧化→淀积多晶硅→多晶硅掺杂→的方法主要是:减薄外延厚度、降低外延的引械孔光刻多晶硅→P阱注λ→退火氧化→刻蚀S电阳率、增加栅长.降低p-body的结深,而i02-→光刻,N+注入→光刻,推阱-→USG淀高的耐压容量要求:增加外延厚度、增加外.表1 VDMOS的设计指标参数‘测试条件单位最小最大VaRnssVos=0V lb=ImA200LLVe. =sV_A__Vsasy .Vc=Vxs lb=1mAT2vVes =10V Ib=6A .0.4LVx=200V Vo=0V1000nAL lesVo=t 20V Vo=0V100圜3光刻版示意圜表2第一次投片后的测试参数lusViRnsVr=200VVos=SVVos=Vxs Ios =1mA| Vos =20V Vos=0V| Vo=- 20V Vx=0VVx=0VVo=0V Io=ImAl 2.14E+004.00F-114.00E-114.00E-09 7.82E+019.43_ 2.03E+002.60E-09-2.48E-094.00E-09 7. 58E+019.352.03E+001.00E-096.80E-10-2.52E- -077.65E+019.45L 2.02E+00.1.64E-09-3.80E-09-1.24E-07 」6.27E+010.47表3第二次投片后的测试参数VapossVasrsupssLs| losVo≈0V lb=ImA| Va=V∞ Io= =1mAVos=200VVo=20VVus=SVVus=OV中国煤化工_2.33E+022. 36E+00.1.52E-07 ↓1.60B-12.32E+02 .1.32E-07 I 3.81E-090HCNMHG182.32E+02L 2.37E+001.24E-07 1.54E-09-1. 13E-089.3[ 2.31E+022.37E+00_ 1.20E-07 」-4.48E-09-1.50E- -08L 9.35102. 数字技术与应用方数据