自对准硅化物工艺研究

第34卷第6期微电子学Vol. 34, No 62004年12月MicroelectronicsDec.2004文章编号:004-33652004)6063105自对准硅化物工艺研究王大海2,万春明,徐秋霞1.长春理工大学,吉林长春13021;2,中国科学院微电子研究所,北京10009)摘要:对适用于深亚微米CMOS器件的各种自对准硅化物工艺进行了讨论并对不同硅化物薄膜的特性进行了分析。结果表明随着大规模集成电路特征尺寸的不断缩减及其对器件性能要求的不断提高常规Ti和Co的自对准硅化物工艺已经不能满足器件特征尺寸进一步缩小的需要Ni的自对准硅化物工艺可以很好地满足超深亚微米及纳米器件对硅化物的需求。关键词:超深亚微米;CMOS器件;自对准硅化物;纳米器件;Ni自对准硅化物中图分类号:TN304.2+4文献标识码:AAn Investigation into Different Salicide Process TechnologiesWANG Da-hai'2, WAN Chun-ming,XU Qiu-xiachun University of Science and Technochun Jilin 1300212. Institute of Microelectronics, The Chinese Academy of Sciences, Beiing, 100029, P.R. ChinaDifferent self-aligned silicide technologies for sub-micron CMOS VLSI s have been investigated intensivelyCharacteristics of different silicide films have been analyzed. It has been shown that, with the ever shrinking feature size inVLSIs and the increasing demand on device performances the conventional Ti sicilide and Co sicilide could no longermeet the requirement for deep sub-micron CMOS VLSI applications while Ni silicide technology is applicable for very-orultra-deep sub-micron CMOS VLSI, and even nano-devices by improving NiSi salicide process.Key words: Ultra deep sub-micron; CMOS device; Self-aligned silicide; Nano-device Ni salicideEEACC: 2520M质量的自钝化层,以防止多晶硅中杂质的挥发;并引言且硅化物/掺杂多晶硅复合栅结构具有良好的工艺兼容性保持了多晶硅与二氧化硅之间良好的界面,在超大规模集成电路中随着电路规模的不断因而得到了广泛的硏究。扩大和器件特征尺寸的不断减小互连线电阻对电随着工艺技术的不断进步,1960年代首次提路性能的影响变得愈发重要。重掺杂的多晶硅由于岀将硅化物用于硅接触孔以降低因接触孔尺寸变自身杂质固溶度的限制,使电路的RC延迟时间变小、表面活性杂质浓度降低而导致的接触电阻的增长从而限制了特征尺寸的进一步减小。为了克服加。在这种情况下硅化物采用金属与硅衬底热反这一限制发展了低电阻率的难熔金属硅化物及其应的方法生成。当器件尺寸进一步减小到深亚微米互连技术。金属硅化物最初应用到栅上有两种方阶段时, MOSFET寄生串联电阻成为器件性能进·法:一种是将金属硅化物直接用作栅互连材料楿代步提高的障碍。MOSF寄生串联电阻主要由接触重掺杂多晶硅31另一种是采用硅化物/掺杂多晶电阻中国煤化工且和电流积累电阻4部硅复合栅结构 Polycide)7。后者由于硅化物下分组CNMHG/漏及多晶硅栅的接触面的多晶硅原子在高温氧化气氛中可以迅速穿过硅电阻和薄层电阻对器件性能的影响硅化物自对准化物并在其表面形成氧化层从而比较容易形成高工艺应运而生。硅化物自对准工艺不仅同时降低了收稿日期2鞠据;定稿日期200-12-15632王大海等:自对准硅化物工艺研究年多晶硅和源/漏区的薄层电阻和接触电阻提高了连阻不断升高当线宽<0.1μm时由于凝聚效应使线能力而且简化了工艺。目前T和Co的自对准连线电阻进一步急剧升高硅化物工艺技术已经实现了量产化。但是随着器TiSi,薄膜的方块电阻可通过一个简单的模型件尺寸的不断缩减常规的Ti和Co自对准硅化物来计算在线宽为0.4μn(与较低的C4相的工艺技术已经不能满足器件性能的要求。此时Ni晶粒尺寸可以比较)时,认为C54相的晶粒和C49的自对准硅化物工艺也就应运而生相的晶粒是串联起来的这是因为此时在线条上只本文重点讨论了适用于深亚微米CMOS器件的有C54相和C49相的晶粒或者C54相的晶粒完全各种Ti、CoNi)自对准硅化物工艺对不同的硅化占据线条或者完全被C49相的晶粒所占据在线物工艺及硅化物薄膜性能进行了对比和分析。宽大于0.4μm(即大于较低的C54相晶粒尺寸)时C54相的晶粒和C49相的晶粒是并联起来的在2实验线宽大于10μn即远远大于较低的C54相晶粒尺寸)时在线条上只有C54相的晶粒;在线宽小于利用磁控管平面溅射台进行不同金属薄膜和不0.1μn即远远小于较高的C49相晶粒尺寸)时在同厚度的溅射。衬底为不同摻杂类型As、B、P)和线条上只有C49相的晶粒。采用薄膜的电阻率对不同浓度的衬底硅片。溅射后的样品通过快速热退硅化物的薄膜电阻进行了理论计算并考虑到串连火RTA和选择性腐蚀进行硅化物自对准工艺并电阻要大于并联电阻。结果发现在线宽大于0.2通过透射电子显微锍TEM)电子衍射ED)能量m时理论计算值和实验测量值非常吻合洏在线散射ⅹ射线镦EDX)XRⅨXX射线衍射)等表征手宽小于0.1μm时实验值明显大于理论值。进段对样品进行了表征。步的TEM和EDX分析表明有两个方面的原因)TiSi,薄膜的热生长动力学表明Si原子是主动扩散3结果与讨论源在TSi,薄膜的生长过程中,多晶硅栅条上的Si原子一方面与多晶硅栅条上的T金属薄膜反应生在深亚微米CMoS器件中硅化物的电阻率、耗成TiSi2薄膜洏在多晶硅栅条两侧的Si原子有可硅量、热稳定性以及所形成硅化物浅结的漏电是影能扩散到侧墙上卢侧墙上的们金属薄膜反应生成响CMOS器件性能的主要方面。下面从这几个方面TSi2薄膜,方面使形成在多晶硅栅条上的TiSi2对T、Co、Ni的自对准硅化物工艺进行讨论。薄膜中间厚两边薄从而使TSi2薄膜的有效厚度减3.1不同硅化物薄膜的电阻率小结果造成TSi2薄膜的方块电阻升高湯一方面3.1.1常规TS2薄膜的方块电阳与线宽的关系容易产生桥连”和空洞现象11,即在侧墙上也随着线宽〔W)的减小,TS:薄膜的方块电阻逐形成了硅化物薄膜和重掺杂多晶硅在水平方向上的渐增大。在W≥1μm时rsi2薄膜的方块电不连续。TEM的分析也证实了这一点。2)EDX分阻随线宽的减小稍有增加但基本上没有明显变化;析表明硅化物溥膜晶粒间界区域的峰值比晶粒区在1μm≥W≥0.2μm时πisi薄膜的方块电阻随的小可能是由于此区域溥膜比较溥或此区域薄膜线宽的减小而明显增加在W≤0.2μm时rSi23的密度比较低或此区域的硅化物溥膜形成不充分溥膜的方块电阻随线宽的减小而急剧增加。而引起的结果造成TiSi2溥膜的方块电阻升高。考TEM分析表明在1μm≥W≥0.2μm时r-虑以上两个因素在线宽小于0.1μm时理论计算i2薄膜的方块电阻随线宽的减小而明显增加是由值和实验值也比较吻合。于高阻态的C49相到低阻态的C54相的不完全转对于B和P掺杂的样品在线宽小于0.1m变所致即除C54相外还有C49相的存在。ED分时iSi,薄膜的方块电阻的变化与As掺杂的样品析表明大晶粒在0.4μm左右具有TSi2结构而小基本中国煤化工≥0.2pm时,ris2薄晶粒在0.2μm左右具有Zs2结构。当0.2Hm≥膜的CNMH GAS掺杂的样品基本W≥0.1μm时,Tis2薄膜完全由高阻态的C49相致只是其阈值线宽(TiSi2溥膜电阻开始增加时的组成。这是因为C4相的成核发生在3个晶粒的交线宽)有所不同。P掺杂的样品为2μmAs掺杂的叉处所以当线宽<0.2μm时由于C54相成核极样品为1.5μmB掺杂的样品为1μm。这是由于其困难,專奖糈C49高阻态相的存在使连线电衬底的不同掺杂类型抑制了TSi2的相变而引起的。第6期王大海等:自对准硅化物工艺研究6333.1.2NiSi薄膜的方块电阻与退火温度和线宽的断缩小较少耗硅量的N相对于Co和们i来讲具关系03H1有更大的优势,尤其是对于SOI器件而言,极其重随着线宽的减小NiSi薄膜的方块电阻有明显要。减小的趋势。TEM分析表明NiSi薄膜的晶粒尺寸100-ca至少比TiSi,薄膜的晶粒尺寸小一半以上并且随着线宽的减小,晶粒有逐渐变大和侧向生长变厚的趋势”这显然有利于NiSi薄膜方块电阻的减小。另外NiSi薄膜的热生长动力学表明,Ni原子是主动扩散源在NiSi薄膜的生长过程中,多晶硅栅条2.22上的N原子一方面与多晶硅栅条反应生成NiSi薄膜湯一方面在侧墙上的N原子也可以扩散到多晶硅栅条的两端与其反应生成NiSi薄膜,使在多晶硅栅条上形成中间薄两边厚的NiSi薄膜从而增图1不同硅化物薄膜的耗硅量加Nsi薄膜的有效厚度相应地,Nisi薄膜的方块3.3不同硅化物薄膜的热稳定性电阻也得到减小批举还大大降低了产生桥连”和在这三种硅化物中热稳定性最好的是TiSi,薄空洞”的几率。TEM的分析也证实了这一点。并膜其次是CoSi,薄膜最后为NiSi薄膜。由于在且EDX分析表明NiSi薄膜的晶粒间界区域的峰NiSi薄膜的形成过程中有不同的相变过程只有温值和晶粒区的基本一样。这表明形成的NiSi薄膜度范围在400~750°C时才可以形成唯一的NSi匕较致密和均匀,有利于NiSi薄膜方块电阻的降相洏当温度高于750°C时会出现由NiSi相向高低对于不同的掺杂类型B、P、As)NiSi薄膜的方电阻率的NiSi,相的转变从而引起薄膜方块电阻块电阻基本上没有太大的变化。具体为上层N的增加。目前改善NiSi薄膜热稳定性的方法主要金属薄膜的厚度大于20m时不同掺杂类型的Ni有两种。一种是利用注入N,来改善NiSi薄膜的品Si薄膜方块电阻基本上保持一致方块电阻在2~4质6N2注入是在N薄膜的溅射前进行的注入而当上层N金属薄膜的厚度小于20m时,后利用RTA对杂质进行激活。SNS分析表明注不同掺杂类型的NiSi薄膜方块电阻有微小的变化入的N’主要分布在NiSi晶界的周围有助于改变(P掺杂的最大As次之、B最小)因此随着Ni晶界的能量而且注入的N2也可以和N或S反薄膜厚度的减小不同的衬底类型对硅化物方块电应生成氮化物而改变界面能从而抑制和延迟成团阻的影响明显增强。造成这一现象的原因是N在效应( agglomeration)提高NSi溥膜的热稳定性。不同的杂质中的扩散运动和所发生的反应有所不另一种是利用N(P)合金来改善NSi薄膜的品质。由于NiSi,的形成过程实际上是一个晶核控常规Cos2薄膜的方块电阻与线宽的关系基本制过程当反应Nsi+Si→Nsi2)的自由能改变量上与NiSi薄膜的近似。随着线宽的减小薄层电阻G不能与界面能的增加量(主要是由于新相物质有所下降(在一定的温度和金属薄膜厚度的情况的形成A=0ws2s+Ns2Ms-Ns)相平衡时下)。在不同衬底掺杂类型的情况下CoSi2薄膜的这种晶核控制反应便可以发生。晶核的有效激活能方块电阻也没有明显的变化。AG*正比于△G3/△G2。Pt的掺杂有利于Aa的增加3.2不同硅化物薄膜的耗硅量1和ΔG的减小从而提高晶核的有效激活能ΔG使硅化物薄膜形成时所消耗的S量是衡量硅化成核的数量下降降低NiSi,的形成几率从而提高物薄膜性能的重要参数,它将直接影响硅化物浅结NiSi中国煤化工的结深和漏电进而影响整个器件的性能。CNMHG阻在温度为400~600图1给出不同硅化物薄膜Tisi、CoSi2、Nisi)的°C之间的变化是比较稳定的。但是随着温度上升耗硅量。从理论上讲每单位厚度的金属薄膜C到700~800°C时对于小于20mm厚的N薄膜来所消耗的硅最多,Ii次之,Ni最少,分别为3.61说其方块电阻迅速增大即出现了由Nisi向NiSi2Co)2.2拥们1.8(Ni)随着器件尺寸的不相的转变。对于厚度大于30mm的N薄膜来说其634王大海等:自对准硅化物工艺研究年方块电阻在这个温度范围变化不大直到800°C以对于CoSi,薄膜所形成浅结的漏电,有很多原上时才出现了由NiSi向NiSi2相的转变。并且随因19:0其中最常见的为在硅化物形成过程中CoS着线宽的减小无论是小于20m的N薄膜还是i尖峰所引起的漏电2。研究发现即使采用相同大于30m的Ni薄膜NSi向Nsi2相的转变温度的工艺不同批次Cosi2的二极管其漏电也有很大都下降到650~700°C之间。目前还没有明确充分的不同。因此在研究漏电的过程中统计分析尤其的理论来解释这种现象。重要。实验发现漏电与结的周长没有很大的关系,3.4不同硅化物形成的浅结的漏电机理分析与而与结的面积有很大的关系。这说明漏电流是在改善结的面上产生的。研究发现,半径为300μm的结对Tsi溥膜形成的浅结进行的漏电分析发有很大的漏电与没有硅化物的结相比);当半径减现3对于pn浅结硅化物形成前后的二极管的小到100m时大约有50%的结的漏电减小到没反向μⅣ特性基本是一样的而对于n'p浅结硅化有硅化物的结的水平;当半径减小到50μm时大物形成前后的二极管的反向V特性有明显的不约有80%的结漏电减小到没有硅化物的结的水平。同硅化物形成后的二极管漏电要比未形成硅化物这个结果表明漏电流并不是均匀地流过整个结面时的漏电大两个数量级。这表明在硅化物形成的积而是通过很多固定的点而这些点是随机的分布过程中在结附近产生了大量的陷阱中心。然而由在结的附近。基于上面的结论可以设想如下的漏于反向漏电随着所加的电压呈指数增长的规律因电模式引起漏电流的缺陷点随机分布在衬底上在此根据V曲线很难判断出漏电产生的机理。进此衬底上制备大、中、小面积的结。可以明显地看步的研究发现在低温区域(300K)附近无论硅出大面积的结上有较多的缺陷点大约有25%的化物是否形成所有二极管的激活能都小于E/2中面积结上没有缺陷点而小面积结占到了8%。E。为硅的禁带宽度〉由于产生漏电流的杂质的研究发现不同的RTA工艺引起漏电流强烈的变激活能在理论上应该接近于E在扩散机制中)或化。在RTA温度由400°C升高到950°C的过程接近于E2(在复合机制中)因此在低温区域,中漏电流的变化为在400~450°C的过程中漏电漏电流是由于产生或复合以及其它造成电场增强的流不断增加在450°C时达到最大值随后漏电流工艺所引|起的。而在高温区域(500K)附近硅化逐渐减小在温度为850°C时达到最小温度再升物形成前的激活能接近于E对于面二极管尤其明高漏电流开始增加。TEM分析发现在400~450显)而硅化物形成后的激活能明显小于E(对于"C过程中位于硅化物和衬底硅界面处的Co,尖n'p浅结〉激活能的减小证明了硅化物过程在n峰逐渐长大,在450°C时达到最大值(20~100p浅结处产生了大量额外的浅能级。而对于线形二mm)这么长的尖峰足以穿透浅结而引起最大的极管在所有的温度范围无论是否硅化激活能都漏电流。XRD表明,在450°C时,这些尖峰为小于E。这主要是由于位于表面边界处的陷阱在Co2Si。以后随着温度的升高尖峰渐渐变小在线形二极管中的作用更加明显。研究发现对于800°C时完全消失硅化物和衬底硅界面非常光n浅结硅化物形成前后的二极管其正向l-特性滑。这与漏电流的变化规律是相符的。而在900°基本是一样的对于面二极管和线形二极管理想因C以上时漏电流的增加主要是由于在如此高温下子分别为1.04和1.41。这表明,正向电流主要为CoSi,薄膜开始熔化使Co原子偶然扩散到Si衬底扩散电流并且在硅化物形成后有一部分的复合电中所引起的。SIMS曲线也证明了这一点。并且此流。而对亍n'p浅结硅化物形成前后的二极管的时的漏电流不再依赖于结的面积。因此在低于正向μV特性有明显的不同,在没有硅化物的二极850°C时的漏电流是由于CoSi尖峰所引起的而管中对于面二极管和线形二极管理想因子分别为在900°C以上的漏申流则是由于Co原子的扩散而1.06和1.37与pn结相近。然而对于形成硅化引起中国煤化工温度优化设在800°C物的二极管其面二极管和线形二极管的理想因子和CNMHG几乎是一样的,为1.07。这表明,正向电流主要为对于NiSi薄膜所形成浅结的漏电主要有两种扩散电流并且要比没有形成硅化物的大3个数量原因在700°C或700°C以上的热退火工艺在级。研究发现这主要是由于金属T或TiSi2穿透浅结处形成了肖特基接触212.在硅化物的形成过结并和衬低疖骨特基接触而引起的。程中硅化物和衬底的界面氧化21第6期王大海等:自对准硅化物工艺研究635Lf Ni-Salicide( Ni-self-aligned-silicidation )is [2 Mochizuki T, Tsujimara T, Kashiwagi M, et al. Film中性能较好的二极管的正向电流主要是由P或properties of MoSi, and their application to self-alignedMOSFET[J I IEEE Trans Elec Dev, 1980N区的载流子扩散所引起的洏性能较差的二极管27(8):1431-1435的正向电流和反向电流则主要是由于NiSi薄膜偶[3] Schwade u, Neppl F, Tacos e-P.Tasi2 gate forⅥS然地渗透P或N区而到达N或P区形成肖特CMOS circuits[j]. IEEE Trans Elec Dev, 1984, 31基接触而引起的。研究还发现饱和电流并不是复【4] Tsai M-Y, Chao H-H, Ephrath L-M,etat. One-micron合电流,这是因为,一方面,尽管理想因子明显高olycide( WSi, on poly-si) MOSFET technology [J]. J(1.12~1.13)但却远远小于2;另一方面在正向Electrochem Soc,1981,128(10):2207-2214.电压增加到串联电阻效应非常明显时理想因子仍[5] Fukumoto M, Shinohara A, Okada S, et al. A new MeSi,/ thin poly-Si gate process technology without dielectric然保持常数。而对于有明显复合电流的二极管来degradation of a gate oxide[J]. IEEE Trans Elec Dev说其正向V曲线有两个明显的理想因子在低压984,31(10):1432-1439区的值大于1而在高压区的值接近于1。由此可以[6] Murarka s-P, Raster D-B, Sinha A-K,etal. Refractorysilicides of titanium and tantalum for low-resistivity gates看岀性能较差的二极管在正向偏压下复合电流and interconnects[ J EEE Trans Elec Dev, 1980, 27不是主要电流。对于性能较差的二极管在0.5(8):1409-1417的反向电压下其饱和电流和反向电流的活化能为[7] Wang K-l, Holloway T-C, Pinizzotto R-F,etalposite TiSi,/n poly-Si low-resistivity gate electrode and0.62~0.58eV理想势垒高度为0.67~0.64eV沅interconnect for VLSI device technology[J] IEEE J Sol小于Si的能带宽度(1.12eV)但非常接近NiSi/n-Sta Cire,1982,172):177-183Si的势垒高度(0.65eV)。这也证明了肖特基接触[8] Ng K-K, Lynch W-T. Analysis of thependent series resistance on MOSFETs[J]. IEEE是二极管性能变坏的主要原因。实际上在高反向Trans elec dev,1986,33(7):965-972电压下二极管的反向电流主要是由隧道电流引起[9]NgKK, Lynch W-T. The impact of intrinsic series re-的。这是因为l/7与E曲线的陡度远大于理论stance on MOSFET scaling[ J IEEE Trans Elec Dev1987,34(3):503-511值温度对反向V特性的影响也进一步证明了上[10] Ohguro t, Nakamura s, koike m,etal. Analysis of re述结论sistance behavior Ti- and Ni-salicided polysilicon films[J] IEEE Trans Elec Dev, 1994, 42( 12): 2305-2317可以通过以下方法来减小漏电流利用TN覆[1 J Lasky j-B, Nakos J-S, Cain o-J,etal. Comparison of盖2、N掺杂2、m31覆盖所有这些方法都是用transformation to low-resistivity phase and agglomeration覆盖层或掺入的杂质来抑制表面氧化并抑制表面of TiSi, and CoSi[ J I IEEE Trans Elec Dev, 1991, 38的粗糙以减小漏电流。(2):262259[12 J Mendicino M-A, Seebauer E-G. Kinetics of salicide con-tact formation for thin-film SOI transistors[J] J Electro4结论chem Soc,1995,1429(2):L28-L30[13 Morimoto T, Ohguro T, Momoose S, et al. Self-aligned讨论了适用于深亚微米CMOS器件的几种自对nickel-mono-silicide technology for high-speed deep sub-准硅化物T、Co、Ni)工艺并对不同的硅化物工艺micrometer logic CMOS ULSI J ] IEEE Trans Elec及硅化物薄膜性能进行了对比和分析。结果表明,Dev,1995,42(2):915-922随着器件特征尺寸的缩减常规Ti和Co的自对[14]XuDX, Das S-R Peters C-J,eta. Material aspects ofnickel silicide for ULSI applications[J]. Thin Solid硅化物已经不能满足器件性能的要求。Ni的自对Fim,1998,326(1-2):143-150准硅化物由于具有一系列的优点而成为T和Co的[15] Chen j, Colinge J-P Flandre D,etal. Comparison of Ti自对准硅化物有力的竞争者。Ni的自对准硅化物Si Cosi, and NiSi for thin-film-silicon-on-insulator不但可以满足器件进一步缩小到超深亚微米的需plications[J]. J Electrochem Soc, 1997, 144(7要而且可以满足器件进一步缩减到纳米范围的需437-2442[161要中国煤化工kD,ea, mproved Nisi-silicide n/sub2//sup"/imCN MH GEE Trans Elec dey lett参考文献2000,21(12):566-568[1] Saraswat K-C, Boors P-L, Fair J-A, et al. Properties of 17 Lee P-S, Pey K-L, Mangelinck D, et al. New salicidalow-pressure CVD tungsten silicide for MOS VISI intertion technology with Ni( Pt)alloy for MOSFETs[ J]岩数据IEEE Trans Elec Dev, 1983, 30(11)IEEE Trans Elec Dev Lett 2001, 22( 12): 568-5701497(下转第639页)第6期汤仙明等:CMOS/SO64 KB SRAM抗ESD实验639片的抗ESD性能要比5H片和H片好。4S片在2路抗ESD能力要比体硅差但是我们通过采用栅000ⅴ应力之后所有管脚都完好而5H片在1500控二极管结构和适当的限流电阻组成的保护电路Ⅴ应力之后就有管脚失效。另外S-3片和H-1片也能够获得可以让人接受的抗ESD性能而且并不同样在1500V下δ-3片的失效管脚数要比H-片需要增加额外的工艺步骤和掩膜版。少得多。3.3讨论参考文献为了解决实验中岀现的限流电阻被烧毁的问[1]考林基JP.SOI技术—1世纪的硅集成电路技术题我们在工艺上做了些改进在P+电阻上面做了[M]北京科学出版社1993硅化物使其电阻值变小S片和H片是没有做硅化[2] Chan s, Yuen SS, Ma zj et al.EsDr物而4S片和5H片是做过硅化物的。H-1片在protection schemes in SOI CMOS output1500ⅴ应力之后所有的输入端都被打坏了原因就IEEE Trans Elec Dev 1995, 42(10): 1816-1820是限流电阻被烧毁而5H135片在1500应力之[31张兴石通遗敝,高速CM0O电路输入保护网后输入端都是好的。S片和5S片的情况也一样S(1):41443片在1500V应力之后部分输入端的限流电阻被[4] Voldman S,Assadera, Mandelman J et al.cMos打断了而4S9片在2000V应力之后输入端都是on-SOI ESD protection networks[ J]. J Electrostatic好的。另外从实验结果上我们发现硅膜越厚电1998,42(4):333-350.路抗ESD能力就越强。但是由于SOI本身特性的[5]王颖·MOS集成电路ESD保护技术研究J↓微电子要求硅膜厚度会影响到SOI其它方面的特性需要技术,2002,301):2428折中考虑。所以这个并不能作为提高电路抗ESD能力的途径。作者简介汤仙眼1979-)江苏溧阳人由于用的材料是SOI电源和地之间没有寄生硕士研究生主要研究方向为 SOI ESD保的二极管因此使电源和地之间的抗FSD能力比护电路较弱影响了整个电路的抗ESD能力。4结论虽然由于SOI本身的材料结构原因使SOI电,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,上接第635页)ded n-type diffused layers and its improvement[ A ] Ext[18] Lee H-D. Characteriaztion of shallow silicided junctionAbstr SSDM[ C 1993. 192.for sub-quarter micron ULSI technology extraction of sili- 23 Hou T-H, Lei T-F, Chao T-S. Improvement of juncticnidation induced schottky contact area[J ] IEEE Transleakage of nickel silicided junction by a Ti-capping layerElec dey,2000,47(2):762-76[JI IEEE Trans Elec Dev Lett, 1999, 20( 11): 572[19 Kang W-T, Kim J-S, Lee K-Y, et al. The leakage current improvement in an ultrashallow junction NMOS with 24 Ohguro T, Nakamura S, Morifuji E, et al. NitrogenCo silicided source and drain[ J I IEEE Trans Elec DevLett,2000,21(1):9-11.CMOS salicide[ A IEDM[ C] 1995. 453-45620 Choi C-J, Seong T-Y, Lee K-M, et al. Abnormal jundtion profile of silicided p/n shallow junctions a leakagemechanism[J]. IEEE Trans Elec Dev Lett, 2002, 23中国煤化工-)男汉族)河4):188-190CNMHG1999年毕业于21 Goto K-I, Fushida A, Watanabe J, et al. A new leakage长春埋⊥大字获⊥字字士学位主要从事mechanism of Co salicide and optimized process condition深亚微米 CMOS VISI技术和纳米器件的[JI IEEE Trans Elec Dev, 1999, 461): 117-124研究。22 Ohguro T, Moromoto T, Ushiku Y, et al. Analysis of e-m而数据 junction leakage current in nickel-silici-